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L'Apple M3 Ultra serait une puce monolithique de plus de 800 mm2

L'Apple M3 Ultra serait une puce monolithique de plus de 800 mm2

Apple est confronté à un problème assez curieux qui inquiète également NVIDIA, et tout cela a à voir directement avec TSMC. Comme c'est l'habitude depuis que ceux de Cupertino ont lancé le premier SoC Mx Ultra, ceux-ci se caractérisent par leur double, c'est-à-dire qu'il ne s'agit pas d'un seul SoC, c'est l'union de deux d'entre eux via l'interface d'interconnexion UltraFusion. Eh bien, une rumeur assez fondée prétend qu'Apple n'optera pas pour un double design dans le M3 Ultra, mais qu'il s'agira plutôt d'une puce monolithique, et cela représente un problème.

Chaque entreprise qui travaille actuellement avec TSMC a un problème avec ses puces de gamme extrême, notamment pour les PC et les serveurs. Et les Taïwanais sont bloqués sur les nœuds 3 nm et 4 nm avec la technologie EUV, ce qui représente une densité de transistor maximale en raison de la taille maximale que les scanners ASML peuvent enregistrer sur leurs matrices, ce qui laisse également Apple en difficulté.

Le problème des matrices TSMC et ASML dans les scanners

S'il est vrai que le M1 Max n'en disposait pas non plus, la rumeur prétend que le M3 Max est proche de la limite autorisée par TSMC avec la technologie ASML. Pour orienter le débat, les données sont sur la table. Les N3B et 4NP de TSMC sont limités par la taille de gravure maximale des scanners ASML, qui, comme nous l'avons vu il y a longtemps, est de 858 mm2 dans sa deuxième version, contre 800 mm2 dans la première.

Cela laisse des choses comme ceci actuellement :

  • NVIDIA B200 -> TSMC 4NP sur 830 mm2, ce n'est pas confirmé, il y a deux SoC ensemble, donc la zone décrite est vraiment pour un. Il compte 208 milliards de transistors, soit 104 milliards par SoC.
  • NVIDIA GH100 -> TSMC 4N avec 814 mm2 obtenant 80 milliards de transistors.
  • NVIDIA GA100 -> TSMC 7N avec 826 mm2 contenant 54,2 milliards de transistors.
  • Apple M3 Max -> TSMC N3B d'une superficie comprise entre 600 mm2 et 700 m2, ce n'est pas confirmé, mais il possède 92 milliards de transistors.
  • Apple M3 Ultra -> TSMC N3B monolithique ou double SoC MCM ?
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Comme il est évident, le M3 Ultra ne serait que légèrement plus grand que le M3 Max, ce qui montre clairement que la différence de performances serait minime s'il s'agissait d'une puce monolithique.

Le M3 Max ne dispose pas d'interconnexion UltraFusion, comment vont-ils créer le M3 Ultra ?

Apple-UltraFusionApple-UltraFusion

Si nous regardons le M2 Max et le M2 Ultra, comme cela s'est produit avec le M1 Max et le M1 Ultra, ce que nous verrons dans leurs tournages de matrices, c'est l'inclusion de l'interconnexion UltraFusion. Cela est évident en voyant le silicium et cela laisse la porte très clairement ouverte pour les versions Ultra, mais…

Le M3 Max ne l’inclut pas. Par conséquent, et vu la disposition des éléments Apple avec le design dudit M3 Max, il est clair qu'UltraFusion ne sera pas l'option choisie par Apple, et selon la rumeur, le M3 Ultra sera simplement une puce monolithique avec le plus grande zone disponible pour le N3B, où Apple fera évoluer les unités dans la mesure où la physique le permet.

Mais… Il existe une autre option possible. Le M2 Ultra avec UltraFusion a obtenu une bande passante interne de seulement 2,5 To/s, ce qui, comparé au NVIDIA B200 en tant que GPU, fait pâle figure si l'on tient compte du fait que le C2C des verts atteint 10 To/s en pointe, avec 8 To/s. est soutenu, et dans NVLink, il affiche près de 2 To/s entre différents C2C.

Cela dit, nous n'invalidons pas la rumeur, car nous pensons qu'elle est largement correcte du point de vue du silicium, car UltraFusion n'est pas présent mais… Et si Apple créait un M3 Ultra avec une architecture MCM et une interconnexion entre chipsets de type chiplets AMD Infinity Fabric (Fanout Links), Intel EMIB ou NVIDIA C2C ?

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Et si Apple optait pour NVIDIA et utilisait CoWoS-L sur le M3 Ultra au lieu de le rendre monolithique ?

TSMC-CoWoS-LTSMC-CoWoS-L

J'opterais pour un nouvel interposeur basé sur TSMC InFO_LSI à très haute bande passante. Il ne faut pas oublier que les M1 Ultra et M2 Ultra utilisent déjà la technologie CoWoS-S de TSMC, sauf qu'Apple disposait de sa propre interconnexion, qui pouvait désormais se faire via CoWoS-L, qui englobe CoWoS-S plus InFO_LSI.

Pourquoi croyons-nous tout cela ? Premièrement, parce qu'Apple doit revenir sur la table avec un M3 Ultra très puissant, deuxièmement, à cause de tout ce qui a été mentionné sur les zones, et enfin, parce que CoWoS-L permet le TIV (Through Interposer Via) ou TSV, au goût du concepteur, pour livraisons de signaux et d’énergie, avec des fréquences et des vitesses de transmission élevées.

Mais de quelle vitesse parle-t-on ? Eh bien, c'est la grande question. La seule chose dont nous sommes sûrs, c'est ce que GUC a révélé avec le HBM3 : 8,6 Gbit/s pour la mémoire avec GLink-2.5D atteignant 5 To/s sous CoWoS-S, pas L.

Eh bien, NVIDIA utilise CoWoS-L à Blackwell, et selon TSMC, il est optimal lorsque de grosses puces sont utilisées en raison de leurs avantages. Si NVIDIA peut atteindre jusqu'à 10 To/s avec C2C, rien ne suggère qu'Apple ne puisse pas faire quelque chose de similaire avec son propre design et maintenir les mêmes 8 To/s soutenus que les verts, si cela est nécessaire, ce qui n'est pas le cas. Cela semble être le cas, mais un chiffre inférieur et solvable aiderait à maintenir l'efficacité énergétique dans une meilleure fourchette.

Est-ce la voie qu’empruntera Apple ? Ou, au lieu de cela, le M3 Ultra sera-t-il un SoC monolithique comme le prétendent les rumeurs ?