Nolan Mariotte
Le matériel de NVIDIA, Intel et AMD fonctionne à une vitesse sans précédent. Le marché l’exige pour créer la nouvelle génération d’IA à la recherche de l’AGI dont on a tant entendu parler. Par conséquent, chaque génération de GPU et d'accélérateurs est de loin supérieure à la précédente, ce qui signifie que tout ce qui les entoure doit être à la hauteur, d'où la création de la nouvelle mémoire HBM4. Mais pour donner vie à l'ensemble, un support physique est nécessaire, c'est-à-dire un nouveau packaging, que TSMC construira dans ses nœuds 12 nm et 5 nm pour ledit HBM4.
Bien que dans le cas du 5 nm, c'est exactement le même nœud qui est utilisé, par exemple, dans le RTX 4090, dans le cas du 12 nm, ce sera une version adaptée à cet effet connue sous le nom de 12FFC+, qui a toujours la même base principe d'alignement, de distances, d'efficacité ou de performance, uniquement axé sur l'emballage spécifiquement.
TSMC créera le packaging de nouvelle génération pour le HBM4 en 12 nm et 5 nm
Pourquoi deux nœuds lithographiques dans le même but ? Laissant de côté le HBM4 en tant que tel, qui arrivera sûrement dans la 1Beta de SK Hynix et Samsung, alors que Micron semble pouvoir avancer encore plus dans cette section, TSMC a quelque chose de vraiment nouveau à gérer que nous avons vu très brièvement dans un autre article.
Nous parlons de l'hypothétique CoWoS 2 (il n'a pas de nom officiel en tant que tel pour le moment, il serait inclus dans le SoIC InFO-3D) qui offre désormais plus de détails sur ceux de Taiwan. Comme commenté lors du European Technology Symposium 2024, le nouveau HBM4 aura un packaging créé à partir du N12 (N12FFC+) et de l'actuel N5 :
“Nous travaillons avec les principaux partenaires de mémoire HBM (Micron, Samsung, SK Hynix) sur des nœuds avancés pour une intégration complète de HBM4”, a déclaré le directeur principal de la conception et de la plate-forme technologique de TSMC. « La Base Die économique, fabriquée en N12FFC+, peut atteindre les performances attendues dans HBM, tandis que la Base Die N5 peut fournir encore plus de logique avec une puissance bien inférieure pour les vitesses HBM4. »
Deux procédés lithographiques différents, deux objectifs parallèles
N12FFC+ N5 Zone 1X 0,39X GHz logique à puissance 1X 1,55X Puissance à GHz 1X 0,35X
Ce qu'il faut comprendre ici, c'est que le fait d'utiliser deux nœuds est étroitement lié à ce qu'attend TSMC en termes de rapport performance/efficacité/coût. Pour être précis, le N12FFC+, dérivé du 16 nm et utilisé dans sa version hautes performances pour la RTX 20, elle-même issue de la GTX 10 par ceux de Taiwan, sera le nœud utilisé pour l'interposeur.
En d’autres termes, il est responsable du routage électrique et des données entre le GPU et la mémoire HBM4. Ceci est important pour des raisons évidentes, mais surtout parce que TSMC doit prendre en compte l'avenir de cette mémoire, puisqu'elle pourra initialement héberger 12 Hi avec 48 Go, puis passer plus tard, environ un an et demi ou deux ans plus tard. , à 16 Hi avec 64 Go par batterie. Cela laisse des chiffres vertigineux en milieu d'année 2024 avec 2 To/s par stack, d'où l'importance de sélectionner ce nœud dans le ratio approprié.
Bien entendu, l’alternative N5 sera utilisée pour le Base Die, désormais pour le HBM4 lui-même. Pour cette raison, on dit qu'ils constitueront la partie logique de l'ensemble, ce qui est donc recherché est la plus grande efficacité énergétique dans un nœud déjà mature, qui, bien que plus coûteux à inclure, a des performances adéquates pour l'entreprise où TSMC entre avec les trois principaux partenaires HBM4 dans le monde.
Étant donné qu'il s'agit d'un nœud beaucoup plus avancé que le N12FCC+, ce que TSMC recherche, ce sont des TSV plus petits, entre 6 et 9 microns comme ils l'ont dit.
L'optimisation CoWoS-L et CoWoS-R donnera vie à CoWoS 2 (SoIC InFO 3D)
Ceci dit, TSMC créera le futur packaging pour HBM4 basé sur CoWoS 2, qui proviendra de l'optimisation des deux technologies existantes à cet effet, comme l'a confirmé l'entreprise :
“Nous optimisons également CoWoS-L et CoWoS-R pour HBM4”, a déclaré le directeur principal. “CoWoS-L et CoWoS-R [utilizan] Plus de huit couches pour permettre le routage HBM4 de plus de 2 000 interconnexions avec intégrité du signal
[adecuada].“Nous collaborons avec des partenaires EDA tels que Cadence, Synopsys et Ansys pour certifier l'intégrité du signal du canal HBM4, l'IR/EM et la précision thermique”, a expliqué le représentant de TSMC.
Cela sera fait pour pouvoir héberger jusqu'à 12 piles HBM4 et également dépasser les 6 GT/s actuels avec seulement 14 mA, obtenant ainsi plus de vitesse, plus d'efficacité et moins de tension avec ce nouveau boîtier TSMC. Sans aucun doute, NVIDIA et AMD seront plus que ravis, Intel, en revanche, doit montrer de quoi est capable la CO-EMIB de deuxième génération, qui sur le papier a un avantage temporel et, en principe, en termes de performances.
